Als Studierender (m/w/x) arbeitest Du mit Deinen Kolleginnen und Kollegen auf Augenhöhe und schaffst Dir ideale Voraussetzungen für Deine spätere Karriere.
In einem offenen und modernen Umfeld mit zahlreichen Entwicklungs- und Weiterbildungsmöglichkeiten, arbeiten die Mitarbeitenden bei ZEISS in einer Kultur, die von Expertenwissen und Teamgeist geprägt ist. All das wird getragen von der besonderen Eigentümerstruktur und dem langfristigen Ziel der Carl-Zeiss-Stiftung: Wissenschaft und Gesellschaft gemeinsam voranzubringen.
Heute wagen. Morgen begeistern.
Vielfalt ist ein Teil von ZEISS. Wir freuen uns unabhängig von Geschlecht, Nationalität, ethnischer und sozialer Herkunft, Religion, Weltanschauung, Behinderung, Alter sowie sexueller Orientierung und Identität auf Deine Bewerbung.
Jetzt, in weniger als 10 Minuten bewerben.

Aufgaben

Bei uns hast Du die Möglichkeit, Studium und Praxis optimal miteinander zu verbinden und aktiv an spannenden Projekten mitzuarbeiten. So sammelst Du wertvolle Erfahrungen, baust Dein Netzwerk auf und entwickelst Dich sowohl fachlich als auch persönlich weiter.

• Entwurf und Implementierung von Codegeneratoren zur automatischen Generierung von VHDL-Modulen in Python

• Integration der generierten Module in ein bestehendes VHDL-Design

• Äquivalenztest mittels Simulationsumgebung QuestaSim

• Verifikation unter Verwendung der Simulationsumgebung QuestaSim

• Synthese des VHDL-Codes für eine repräsentative FPGA-Plattform

• Dokumentation der Arbeitsergebnisse

Profil

• Studium im Bereich Ingenieurwissenschaften, idealerweise Informatik oder einer vergleichbaren Fachrichtung

• Programmierkenntnisse in Python, VHDL

• Methodische und strukturierte Arbeitsweise sowie analytisches Denken

• Gute Organisations- und Kommunikationsfähigkeit

• Gute Deutsch- und Englischkenntnisse

Wir bieten WEFS1_DE